以英特尔前首席执行官戈登·摩尔命名的摩尔定律意味着集成电路中的晶体管数量每两年翻一番。50年来，半导体行业一直使用摩尔定律来制定路线图和RD目标。
为了延续摩尔定律，实现芯片的小型化，在过去的55年里，新技术不断涌现。然而，历史上，晶片的光掩模限制了单个芯片的最大尺寸，芯片制造商和设计者不得不使用多个芯片来完成所提供的功能。
在很多情况下，甚至多个芯片提供相同的功能，就像处理器的核心和内存模块一样。
之前一直在用的SoC (System-on-Chip)技术，可以把不同的模块组合起来。模块之间的通信速度更快，同时功耗更低，密度更高，成本更低。
但近年来先进制造节点成本增加，削弱了SoC技术的成本优势。
在最新的TSMC 2021开放创新平台活动上，Alchip Technologies的研发副总裁黄正德表示，小芯片“小芯片”和先进的封装技术可以提供比单个SoC更具竞争力的成本结构，同时保持接近的性能和功耗。
其中列举了对小芯片/封装发展至关重要的两项技术:一项是TSMC的3DFabric和CoWos的结合技术，另一项是Alchip的APLink die-to-die(D2D)I/o技术。
Chiplet“小芯片”技术，顾名思义，就是将多个小芯片封装在一起，利用管芯到管芯的内部互连技术，形成异构系统级封装(SiPs)芯片。更小的芯片单体可以提高每片晶圆的利用率，从而降低成本。
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然而，为了维持摩尔定律，Chiplet的“小芯片”技术仍然需要提供与SoC技术类似的性能，并且需要AIchip的APLink D2D I/0技术来支持多个小芯片之间的高速数据流。
APlink 1.0采用TSMC 12nm工艺，速度1Gbps；AP 2.0采用7nm工艺，速度4 Gbps正在测试的APLink 3.0的速度已经达到了16Gbps。
根据路线图，即将发布的APLink 4.0将采用3纳米D2D工艺。
AP 4.0 IP将支持北/南、东/西和对称PHY对齐，以最大限度地缩短D2D线路的长度。其互联拓扑的I/O总线将使用标准的核心电压，PHY宏的速度将达到12Tbps，每个DQ的速度将达到16Gbps，延迟仅为5纳秒。
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Chiplet“小芯片”技术涉及封装、EDA、芯片架构设计等多个领域。也有重组半导体产业链的机会，但最终落地的关键还是商业模式。Chiplet“小芯片”还需要一段时间来证明自己。
