台积电早期5nm测试芯片良率80% HVM将于2020上半年推出

在今天的IEEE国际电子器件大会上，台积电概述了其在5nm工艺上取得的初步成果。目前，该公司正在向客户提供基于N7和N7P工艺的产品。但在向5nm进发的时候，两者贾昂共享一些设计规则。据悉，与7nm衍生工艺相比，N5新工艺将增加完整的节点，并在10层以上广泛使用EUV技术，以减少7nm+制程的总步骤。此外，台积电会用上第五代FinFET技术。

TSMC表示，其5纳米EUV可以将密度提高约1.84倍，能效提高15%。目前测试的芯片有256 Mb的SRAM和一些逻辑器件，平均良品率80%，峰值90%。

很明显，新技术虽然可以缩小现代移动芯片的尺寸，但是良品率要低很多。目前新技术处于早期测试阶段，预计2020年上半年投入量产。预计5nm成品芯片将于2020年下半年就绪。

目前TSMC 7 nm工艺每平方面积可以积累1亿个晶体管，新的5nm工艺可以达到177.14 mTr/mm2。

作为试生产的一部分，TSMC将制造大量测试芯片，以验证新工艺是否如预期进展。包括静态随机存取存储器和SRAM+逻辑I/O芯片。

TSMC展示了具有高电流和高密度的SRAM单元，尺寸分别为25，000/21，000平方纳米。与此同时，该公司正在积极推广有史以来最小的HD SRAM。

至于合并后的芯片，TSMC表示，它包含30%的SRAM，60%的逻辑和10%的IO组件。SRAM部分256 Mb，占用面积5.376平方毫米。

然而，TSMC指出，该芯片不包含自修复电路，这意味着我们可以在不增加额外晶体管的情况下实现这一功能。如果SRAM占芯片的30%，整个芯片面积约为17.92平方毫米。

目前TSMC公布的平均良率在80%左右，单晶片峰值良率高于90%。但17.92平方毫米的面积意味着它不是一款高性能的现代工艺芯片。

一般情况下，芯片厂商会不会先在移动处理器上使出浑身解数来分担新制程的高成本，比如基于7nm EUV的麒麟990 5G SoC？

虽然AMD Zen 2芯片看起来很大，但并不是所有的元件都是用EUV工艺生产的。但是，展望未来，迁移到5纳米EUV也更合适。

在TSMC试产的CPU和GPU芯片中，眼尖的网友应该能看出一些端倪，比如芯片能达到什么频率才能扭转良品率。

根据TSMC公布的数据，该CPU在0.7 V电压下可实现1.5GHz频率，在1.2 V电压下可实现3.25 GHz频率。

至于GPU，图中显示可以在0.65 V下实现0.66 GHz的频率，在1.2V电压下提升到1.43 GHz。

对于未来的芯片来说，支持多种通信技术也是一个重要的能力。因此，TSMC还在测试芯片中引入了高速PAM-4收发器。

此前，我们已经在其他地方看到过112 Gb/s的收发器。TSMC可以以0.76 pJ/比特的能量效率实现相同的速率。

如果进一步提升带宽，TSMC在可见容差范围内可以达到130 Gb/s，此时能效为0.96 pJ/bit。

为了改进日益复杂的EUV工艺，TSMC在基于193 nm的ArF浸没式光刻上花了很多心思。以前28nm加工30~40个掩膜，现在14/10nm增加到70个掩膜。

据悉，一些领先的工艺甚至超过100张口罩。好消息是，TSMC在文章中表示，它将在10多个设计中广泛使用简化面具的新技术。

在IEDM上，TSMC还描述了七种不同的晶体管供客户选择，包括高端eVT和低端SVT-LL，uLVT，LVT和SVT，以及从uLVT跳到ELVT的eLVT。

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