用同步十进制计数器74160和八选一数据选择器74151实现2个长度同为8的序列信号

根据网络搜索结果，这个问题的一个可能的答案是：

用一片74160作为十进制同步计数器，用一片74151作为八选一数据选择器。将74160的四个输出端（Q0~Q3）分别接到74151的八个输入端（I0~I7），并将74160的进位端（C）接到74151的使能端（E）。将74160的异步清零端（R0~R3）接地，并将其预置端（P0~P3）接高电平。将74151的三个选择端（S0~S2）分别接到两个长度为8的序列信号所需的状态码，例如：

序列信号1：00001111

序列信号2：01011010

则选择端可以接如下：

S0 = 1

S1 = 序列信号1

S2 = 序列信号2

这样，当计数器从0000开始计数时，每次输出一个状态码对应的输入端，即I0、I5、I2、I7、I4、I1、I6、I3。这些输入端可以通过外部电路连接到所需的序列信号位，例如：

I0 = 0

I1 = 1

I2 = 0

I3 = 1

I4 = 0

I5 = 1

I6 = 1

I7 = 1

这样，每次输出一个序列信号位，即01011011。当计数器达到1001时，由于E=0，选择器被禁止输出，并且计数器被清零重新开始计数。

计数器的功能：计算输入脉冲的个数。

计数器的“模”：计数器累计输入脉冲的最大数目用M表示。

计数器的分类：

根据计数脉冲的输入方式不同可分：同步计数器、异步计数器。其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入CP没有连在一起，其各触发器不在同一时刻变化。一般来讲，同步计数器较异步计数器具有更高的速度。

根据按照输出的计数进制不同又可分：二进制计数器、十进制计数器、任意进制计数器。

根据计数过程中计数的增减不同分：加法计数器、减法计数器、可逆计数器。既可能实现加计数又可实现减计数器的称为可逆计数器。

计数器不仅用于计数，还可以用于分频、定时等，是时序电路中使用最广的一种。

一、同步计数器

同步：同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。以同步二进制计数器为例说明。

1、图1是3位同步二进制加法计数器电路。该电路是由三个JK触发器接成T触发器的形式组成。

同步二进制计数器是同步时序逻辑电路的一个实例，通过对该电路的分析，学会对此类电路的一般分析方法。

分析步骤如下：

1）写出时钟方程、驱动方程、输出方程。

时钟方程：CP0=CP1=CP2=CP

驱动方程：J0=K0=1 J1=K1=Q0n J2=K2=Q0nQ1n

输出方程：C= Q0nQ1n Q2n

2）求状态方程：JK触发器的特性方程为：Qn+1＝J + Qn 。将驱动方程代入相应触发器的特性方程，求得状态方程：

3）进行状态计算，列状态表。

方法是依据设定电路现态Q2n Q1n Q0n ，代入状态方程和输出方程即可求得相应的次态Q2n+1 Q1n+1 Q0n+1 和C。

注意；设定现态时，要依次把全部状态都假设到。例如这里的计数器由三个触发器组成，即n=3，则有23 =8种状态，要把8种状态依次全假设到。一般可从Q2n Q1n Q0n=000开始假设，代入上述各状态方程，计算结果填入状态表1。

4）画出状态转换图（见图2）。由分析可知：该计数器为3位二进制同步加计数器。

000 → 001 → 010 → 011↓

↑111← 101← 110 ← 100

二、异步计数器

异步计数器中，各触发器的时钟端有的受计数输入脉冲控制，有的受其他触发器输出端控制。因此，组成异步计数器的所有触发器的翻转是不同步的，即各触发器的状态变化有先后。这类计数器结构简单，但因各触发器的翻转是不同步的，所以工作速度不易提高。

以异步二进制计数器为例分析：异步二进制计数器一般由T′触发器构成，电路结构简单。

1 异步二进制计数器�

异步三位二进制计数器电路如图2所示。

图2 异步三位二进制计数器

分析步骤如下： �

(1) 写相关方程式。�

时钟方程��

CP0=CP↓CP1=Q0↓CP2=Q1↓

驱动方程

�� J0=1 K0=1�

J1=1 K1=1�

J2=1 K2=1

(2) 求各个触发器的状态方程。JK触发器特性方程为

将对应驱动方程式分别代入特性方程式， 进行化简变换可得状态方程:

(3) 求出对应状态值。 列状态表如表2所示。

画状态图和时序图如图3所示。

计数器状态图和时序图

（4） 归纳分析结果， 确定该时序电路的逻辑功能。 �

由时钟方程可知该电路是异步时序电路。从状态图可知随着CP脉冲的递增, 触发器输出Q2Q1Q0值是递增的, 经过八个CP脉冲完成一个循环过程。 �

综上所述，此电路是异步三位二进制（或一位八进制）加法计数器。 �

2 异步二进制计数器的规律

用触发器构成异步n位二进制计数器的连接规律如表3所示。

三、N进制计数器的组合

利用不同进制计数器的组合，可得到计数容量更大的计数器。例如：将一个五进制计数器和一个二进制计数器组合可得到十进制计数器（见图4）。通常被组合的两组计数器，要么都是同步的，要么都是异步的。

用两片74LS160芯片设计一个同步六十进制计数器可使用同步级联、异步清零方式实现。

其中个位计数为十进制形式。个位与十位计数器之间采用同步及连方式，个位计数器的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联，完成个位对十位计数器的进位控制。十位计数器计数到6时，Q1=Q2=1，用个2与非门连接，以产生清0信号，并连接两个计数器的清0端。

数据位（D0~D3）全部挂低电平，其余计数器的输入端，挂高电平。计数器容量为10×10=100。2个数器同时连接到同一个计数脉冲CP，以低位计数器进位脉冲CO作高位计数器的工作状态控制脉冲EP、ET。经与非门输出空置数端，接成六进制计数形式。当计数器状态为59时，重新置数，并输出一进位到达六十进制。

扩展资料：

在同步清零的计数器电路中，RD‘ 出现低电平后要等下一个CLK信号到达时才能将触发器清零。而在异步清零的计数器电路中，只要RD’ 出现低电平，触发器立即被置零，不受CLK的控制。

计数器主要由触发器构成，按触发器的翻转的次序来分类。在同步计数器中，当计数脉冲输入时所有触发器是同时翻转的。

“同步”输入信号和时钟信号有关，实际上输入信号和时钟信号进行了与运算或者与非运算，输入信号和时钟信号的运算结果是有效的器件的状态才会改变。

同步信号可以过滤掉不正确状态跳变对逻辑的影响，但是需要保证有效输入信号在时钟信号跳变钱完成跳变，否则输入信号就是无效的。

参考资料来源：百度百科——同步计数器

百度百科——异步清零

将四个工作在J=1和K=1条件下的JK触发器级联成的一个四位二进制（M=16）计数器。

同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。

为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。

扩展资料：

计数器按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

同步二进制减法计数器

（1）、设计思想  ：

①、 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。

②、 应控制触发器的输入端，可将触发器接成T触发器。

当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；

当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。

（2）、触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位  。

10－1=1

100－1=11

1000－1=111

10000－1=1111

参考资料：

根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。所以必须去掉其中的六个状态，至于去掉哪六个状态，可有不同的选择，这里考虑去掉1010～1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。

在十进制计数体制中，每位数都可能是0，1，2，9十个数码中的任意一个，且,逢十进一。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。

扩展资料：

注意事项：

1、两个TTL与非门相接构成基本RSFF，按顺序在输入端加信号，观察并记录FF的Q 端的状态，将结果填入表中，并说明在各种输入状态下FF的功能。

2、用D触发器构成一个二分频器，并用示波器记录输入输出波形。

3、用EWB软件仿真一个由触发器构成的二倍频器。

4、确定触发级别，有语句级触发器和行级触发器两种。语句级触发器表示SQL语句只触发一次触发器，行级触发器表示SQL语句影响的每一行都要触发一次。

参考资料来源：百度百科-JK触发器

参考资料来源：百度百科-十进制

参考资料来源：百度百科-同步计数器

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